DGIST, 샌드위치 구조 기반 차세대 3D 적층형 반도체 핵심 트랜지스터 개발
반도체 소자를 수직으로 층층이 쌓아 집적도를 높이는 차세대 3D 반도체 구조에서, 채널을 위아래 두 개의 게이트가 서로 다른 방식으로 제어하는 ‘이중 변조 판상 적층형 트랜지스터’가 세계 최초로 구현됐다.
DGIST(총장 이건우) 전기전자컴퓨터공학과 장재은 교수와 표고은 박사 연구팀은 나노미터 수준의 얇은 채널 구조에서도 전류 누설 없이 안정적으로 동작하는 새로운 트랜지스터를 개발했다고 12일 밝혔다. 이번 연구 결과는 관련 분야 최우수 국제 학술지 <Advanced Science>에 2026년 2월 3일 온라인 게재됐다.
3D 반도체의 벽: 채널이 얇아질수록 전류가 새어 나온다
반도체 산업은 수십 년간 더 작은 공간에 더 많은 소자를 집어넣는 방식으로 발전해 왔다. 그러나 평면 위에서의 미세화는 물리적 한계에 다다랐고, 최근에는 트랜지스터의 핵심 구성 요소인 소스·채널·드레인·게이트를 수직으로 순서대로 쌓아 올리는 ‘판상 적층형 트랜지스터’가 차세대 3D 반도체의 대안으로 주목받고 있다. 이 구조는 채널의 길이가 미세 패터닝(리소그래피) 기술이 아닌 채널층의 증착 두께로 결정된다는 것이 특징으로, 기존 평면형 반도체의 한계를 원천적으로 우회할 수 있다.
그러나 판상 적층형 트랜지스터에는 고질적인 구조적 문제가 있었다. 트랜지스터에서 게이트(gate)란 전류의 흐름을 여닫는 스위치 역할을 하는 전극인데, 판상 적층형 구조에서는 소스·드레인 전극이 게이트의 전기 신호가 채널 내부로 전달되는 것을 차단하는 ‘전계 차폐’ 현상이 발생한다. 그 결과 채널의 길이가 나노미터 수준으로 짧아질수록 전원이 꺼진 상태에서도 전류가 새어 나오는 ‘누설 전류’ 문제가 심각해지고, 소자 동작이 불안정해진다.
이 문제는 소재 자체보다 구조적 설계에서 비롯된다는 판단 아래, 연구팀은 채널을 보다 효과적으로 제어할 수 있는 새로운 구조를 고안했다. 채널을 사이에 두고 위아래 두 개의 게이트 전극이 서로 마주 보는 ‘샌드위치’ 형태를 채택하되, 두 게이트가 각기 다른 메커니즘으로 채널을 제어하도록 설계한 ‘이중 변조(dual modulation)’ 전략이 핵심이다.
두 게이트가 각각 다르게 일한다: 마이크로 홀 전극과 그래핀의 역할
연구팀이 제안한 이중 변조 구조의 하부 게이트에는 미세한 구멍(마이크로 홀)을 뚫은 패턴 전극을 적용했다. 일반 전극은 면 전체가 막혀 있어 전기 신호가 채널 깊숙이 전달되기 어렵지만, 구멍이 뚫린 전극은 전기장이 홀을 통해 채널 내부로 침투할 수 있어 게이트 제어 효율이 높아진다. 상부 게이트에는 탄소 원자가 벌집 모양으로 연결된 단원자층 소재인 ‘그래핀(Graphene)’을 전극으로 도입했다. 그래핀은 페르미 준위(전자가 채울 수 있는 에너지 수준의 경계)를 외부 전압으로 정밀하게 조절할 수 있어, 전극과 채널 사이의 계면을 섬세하게 제어하는 데 유리하다.
두 메커니즘의 조합에 더해, 연구팀은 전류가 새기 쉬운 영역에 ‘누설 전류 차단층’을 추가했다. 게이트로 제어되지 않는 전극 중첩 영역에서 불필요한 전하(캐리어)가 주입되는 경로를 구조적으로 막은 것이다. 또한 채널 전체를 전극과 절연층으로 완전히 감싸는 캡슐화 구조를 적용해, 외부 환경 변화에도 동작이 흔들리지 않도록 했다. 그 결과, 전원이 꺼졌을 때 흐르는 누설 전류를 10⁻¹²A(암페어) 수준으로 극히 낮게 억제하면서, 전원 켜짐과 꺼짐 상태의 전류 비율(온·오프 전류비)을 10⁶ 이상으로 구현하는 우수한 스위칭 특성을 달성했다.
이번 기술은 고가의 초정밀 정렬 공정이나 고온 조건 없이도 구현할 수 있어, 대면적 기판이나 다층 적층 구조로 확장하기 유리하다는 점에서도 의미가 있다. 장재은 교수는 “나노스케일 채널에서도 안정적인 동작을 가능하게 하는 새로운 듀얼 게이트 설계 전략을 제시한 것”이라며 “기존 수직형 트랜지스터의 근본적인 한계를 극복함으로써 차세대 저전력·고집적 3D 반도체 시대를 앞당길 중요한 해결책이 될 것으로 기대한다”고 밝혔다. 이번 연구는 과학기술정보통신부 및 한국연구재단 InnoCORE 사업의 지원으로 수행됐다.
